パルテノン研究会では，現在，第3回ASIC デザインコンテストが行われています．その規定課題の一つに，例年と同 様に，8ビットマイクロプロセッサKUE-CHIP2を実現するというものがあります．
KUE-CHIP2は，教育用に開発されたもので，単純な命令セット・アーキテク チャを持っています．また，その動作が理解しやすいように，内部レジスタの 値を観測・制御できたり，1命令毎・1フェーズ毎に動作を止めることができる ようになっています．ただし，この課題では，これらの観測機能等は実現しな くてよいことになっています．
今回のパルテノン講習会では，例年と同様に，このKUE-CHIP2を題材として， 8ビットCPUの設計演習を行います．本演習では，わかりやすさ，簡潔さを第一 に考えたSFL記述を完成させます．したがって，ごく平凡なKUE-CHIP2となりま すが，この演習での内容を基にして，それぞれの素晴らしいKUE-CHIP2を作っ て頂きたいと思います．
本文の最後に，ASICデザインコンテスト の規定課題の資料（以下，規定課題の資料と呼ぶ）を載せます．ここには KUE-CHIP2の仕様が詳しく書かれています．本演習の参考資料として用いてく ださい．
なお，本演習で使うパルテノンは，SunOS用のハージョン2.3.1を想定して います．バージョン2.3のマニュアルとしては，PARTHENON/CQ版にある「はじ めてのPARTHENON」およびこれをHTML化したものがあります.
本演習は以下のように進めていきたいと思います．