Hola! Bienvenido a la pagina de PARTHENON.
PARTHENON es software de alta tecnologia para desarrollo de hardware, ASIC o FPGA. PARTHENON fue integramente desarrollado en los laboratorios de NTT, la empresa de telefonos y comunicaciones del Japon. PARTHENON ha sido y esta siendo usado en universidades y empresas japonesas; no es software de investigacion, es un producto comercial.
PARTHENON incluye un original y poderoso (comparado con Verilog y VHDL) lenguaje de descripcion de hardware llamado SFL (Structured Function Language), un cycle-base simulator muy veloz para verificacion de descripciones en SFL, programas para convertir descripciones en SFL a Verilog o VHDL (para los usuarios que quieran usar simuladores para estos lenguajes), programas para generar netlists a partir de text-based descripciones de hardware, programas para generar representaciones visuales de netlist, varias librerias de circuitos, y un grupo de scripts que automatizan el proceso de generacion de netlists, haciendo que sea muy simple usar PARTHENON.
Las principales caracteristicas de PARTHENON son:
1) PARTHENON solamente puede sintetizar hardware digital sincrono (synchronous digital hardware). Como Ud. sabe, se han propuesto metodos de desarrollo de hardware digital asincrono (asynchronous digital hardware). Sin embargo, las dificultades inherentes al hardware digital asincrono (especialmente en produccion) han causado que este tipo de hardware no se utilice en productos comerciales.
2) El lenguaje SFL permite una descripcion puramente procedural del funcionamiento del hardware a desarrollar. Esta descripcion es una descripcion RTL (Register-Transfer Logic) del hardware y es por esto que PARTHENON puede sintetizar circuitos eficientes a partir de ella. SFL ha sido diseñado cuidadosamente para permitir al ingeniero que desarrolla el hardware pensar en terminos de las funciones que el hardware debe ejecutar, en vez de en terminos de interconexion de componentes (como es el caso de Verilog o VHDL). Para hacer una analogia, programar en SFL es como programar en lenguaje "C"; programar en Verilog o VHDL es como programar en asembler.
3) Simulacion ultra-veloz de descripciones (programas) en SFL. Esto es posible porque, como hemos comentado arriba, SFL solo permite la descripcion de circuitos sincronos. Programas escritos en SFL pueden ser simulados por un cycle-base simulator, a mucha mayor velocidad que la que pueden ser simulados programas escritos en Verilog o VHDL (los cuales fueron diseñados para ser ejecutados por event-driven simulators).
Antes de explicar en detalle el proceso de desarrollo de hardware usando PARTHENON, quisiera recalcar que PARTHENON incluye programas para convertir descripciones en SFL a descripciones en Verilog o VHDL. Si usted ya domina uno de estos dos lenguajes no pierde nada aprendiendo SFL (lo que le tomara, a lo sumo, 3 dias). Por el contrario, Ud. podra apreciar en detalle porque es tan dificil desarrollar hardware usando estos lenguajes y como puede Ud. aumentar su productividad usando un lenguaje de mas alto nivel que Verilog y VHDL.
La figura abajo ilustra el proceso de desarrollo de hardware usando PARTHENON.
SECONDS : Simulador interactivo de programas escritos en SFL.
SFLEXP : Sintetizador de circuitos logicos. Este programa genera un netlist a partir de la descripcion del funcionamiento del hardware en SFL. Las compuertas logicas (NOT, AND, OR, XOR, etc) y flip-flops (del tipo D) que aparecen en el netlist son independientes de la tecnologia en la que finalmente va a ser implementado el hardware (la cual va a determinar que tipo de compuertas logicas y flip-flop van a aparecer en el netlist final).
OPT_MAP : Optimizador de circuitos logicos y traductor (mapper). Este programa optimiza los circuitos generados por SFLEXP y luego traduce el netlist resultado de la optimizacion a otro netlist en el que las compuertas logicas y flip-flops del netlist original han sido reemplazados (individual o grupalmente) por compuertas y flip-flops de la tecnologia en la que se va a implementar el circuito.
ONSET : Simplificador de circuitos combinacionales. Este programa trata de reducir el tamaño del circuito que le ha sido pasado para procesamiento y/o reducir el delay entre los terminales de entrada y de salida del circuito.
RINV : Optimizador de polaridad. Este programa trata de reducir al maximo el numero de compuertas NOT en el circuito que le ha sido pasado para procesamiento.
NLD_PS : Generador de representacion grafica de circuitos. Este programa genera un file que contiene una representacion grafica en lenguaje PostScript del netlist en lenguaje NLD (el lenguaje que usa PARTHENON para describir netlists) que le ha sido pasado para procesamiento.
En este muy breve resumen hemos tratado de exponer las principales caracteristicas de PARTHENON. Actualmente estamos trabajando en la traduccion del manual de SFL al Ingles y al Español. Ni bien terminemos la version en Español se lo haremos saber a traves de esta pagina.
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