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PARTHENON (パルテノン: Parallel Architecture Refiner THEorized by Ntt Original coNcept) は， NTTの研究所で独自に開発されたハードウェア設計支援システムです．また，PARTHENON で用いるハードウェア記述言語 SFL (Structured Function description Language) も，同じくNTTで開発された言語です．
実際には，すでに 1980 年代の初頭から，SFLとそのシミュレータ，論理合成系に関する研究が，NTTの電気通信研究所内で開始されていました．そして，NTT内でプロトタイプの評価を経た後の80年代末になって，SFLの言語仕様を公開し，PARTHENONと名付けた実用システムを外部にも販売し始めました．
現時点での最新バージョンは，PARTHENON Ver. 2.3 となっており，SPARCstation，および HP/Apollo 上で動作するシステムが販売されています． PARTHENON / CQ版は，この PARTHENON Ver. 2.3 を MS-DOS上で使用できるようにしたものであり，取り扱える回路 規模が約 2500ゲート相当まで，という制限を除けば，ワークステーション版とほぼ同等の機能をそのままもっています．
すなわち，PARTHENONを使用することで，ハードウェア記述言語SFLを用いたトップダウン設計が可能となります．そして，どのような ASIC (Application Specific Integrated Circuit) の製造メーカ，製品系列に対しても，それに対応したセル・ライブラリさえ用意すれば，その製品系列向けに最適化された論理合成を実施することができます (セル・ライブラリを記述する言語が用意されている) ．
PARTHENONの出力であるネットリスト (部品間の接続情報) を，各社の配置配線プログラムへ入力し，その後の工程を踏むことで，極めて短期間で ASICを開発することが可能となります．また，ネットリストを各社の FPGA (Field Programmable Gate Array) マッピング・ツールへ入力することで，FPGA化も可能です．つまり，自分だけのオリジナルLSI を，短期間で，安価に設計できるのです．
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